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技術_COUPE

閱讀時間約 23 分鐘

技術_COUPE

定義

COUPE（Compact Universal Photonic Engine，緊湊型通用光子引擎）是台積電為共封裝光學（CPO）設計的矽光子引擎平台，整合電子整合電路（EIC）與光子整合電路（PIC）並透過 SoIC 3D 鍵合，提供極高能源效率與頻寬密度。屬於 技術_SiPh 的子類，獨立成頁主因為：(1) TSMC 在 2026 技術論壇將 COUPE 列為取代銅線互連的關鍵路徑、(2) 涉及 SiPh + SoIC + 矽透鏡 + GC 耦合等獨立技術組合、(3) 量產時程綁定 NVIDIA Rubin / Rubin Ultra 平台，是 2027-2028 AI 資料中心網路升級的核心觀察點。

圖解

flowchart TB
    subgraph TOP[頂部光學耦合層]
        A1[FAU 光纖陣列]
        A2[矽透鏡 Si Lens<br/>770μm 矽載板]
        A3[GC 光柵耦合器]
    end

    subgraph EIC_PIC[3D 堆疊主體]
        B1[EIC 電子整合電路]
        B2[SoIC 鍵合介面]
        B3[PIC 光子整合電路]
        B4[MRM 微環調變器]
        B5[Si/SiN 波導]
        B6[Ge 光偵測器]
        B7[TDV 穿透電介質通孔]
    end

    subgraph BOTTOM[底部金屬反射鏡]
        C1[金屬反射鏡<br/>降低插入損耗]
    end

    A1 --> A2
    A2 --> A3
    A3 --> B5
    B1 --> B2
    B2 --> B3
    B3 --> B4
    B3 --> B5
    B3 --> B6
    B7 -. 各層連接 .-> B1
    B7 -. 各層連接 .-> B3
    A3 --> C1

圖說：COUPE-GC 採 3D 垂直堆疊架構，EIC 透過 SoIC 與 PIC 整合，頂部矽載板加工矽透鏡實現光學準直，GC 從上方耦合 FAU，背面金屬反射鏡降低損耗。

圖說：穎崴 PDF 引用 Counterpoint Research《矽光子與共同封裝光學（CPO）報告》之 CPO 演進路線圖；COUPE 對應 **2.5D CPO Switch（2027 / <6.4T / 20% Cu + 80% Optics）**與 3D CPO XPU（2030~ / 12.8T+ / 100% Optics） 兩個階段，分別是 COUPE Switch（Switch ASIC 端）與 COUPE XPU（GPU / ASIC 端）。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：TSMC COUPE 結構示意（Source: TSMC，引用自穎崴 2026/05/14 簡報）。COUPE 即「Compact Universal Photonic Engine」——緊湊通用光子引擎，能將不同 SiPh 需求整合到同一平台，並提供更低的 GC（Grating Coupler）/ EC（Edge Coupler）插入損耗。COUPE 是無空腔或機械薄弱零件的實心結構，可避免污染與機械缺陷下實現低插損，並具易於與主機 ASIC 整合的彈性形成共封裝結構，鋪路給基於 SiPh 的晶圓級系統整合（WLSI）在高效能運算的應用。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：TSMC COUPE 平台演進示意（Source: TSMC）。COUPE 平台是 TSMC 為了同時滿足不同 SiPh 應用的功率、性能與成本要求所提出的通用光子引擎結構，後續演進到 COUPE 2.0 並衍生 iOIS（integrated Optical Interconnect System）整體 CPO 平台。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：CPO Roadmap 頻寬升級曲線。COUPE 對應 2.5D / 3D CPO 階段持續推升頻寬。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：I/O Interface Evolution。從現行 OSFP / QSFP-DD 銅介面（CPC）→ NPO → 2.5D COUPE Switch → 3D COUPE XPU 的 I/O 介面演進路徑；COUPE 是最終全光互連階段的核心 IC 介面。來源：活動_穎崴_CPO論壇簡報_20260514

COUPE 1.0 / 2.0 / 3.0 完整演進對比（群益 2026/05/14 簡報）

技術世代COUPE 1.0COUPE 2.0 (iOIS)COUPE 2.0 (iOIS) 進階COUPE 3.0 (OLSI)
對應 NVIDIA GPUBlackwell 初期版Blackwell 進階版Rubin Ultra 系列（Q1/2027）Feynman 3.2T 以上（2029）
對應光傳輸產品1.6T 乙太網交換機Quantum-X800：800G 可插拔模組、極低延遲訓練叢集；Quantum 3450 CPO 交換器 115.2T 總頻寬NVLink 6.0：雙向 200G SerDesMemory ↔ Compute Fabric 全光互連；NVLink 內建 Chip 傳
主要定位可插拔光學模組（Pluggable）共同封裝光學（CPO）處理器內整合（On-Package / Die）Full Optical NVLink、3D optical routing（In-Package）
結構位置封裝外部（OSFP / QSFP 模組）靠近處理器的 CoWoS 中介層處理器 / GPU 內部（極近距離）Full OLSI Fabric、On-die / In-package deeply integrated
核心專利US202003512xxA1（CPO 起點）US117036xxB2（Optical Interposer）US202101118xxA1（Die-to-Die）US202101118xxA1（Die-to-Die）
封裝技術TSMC-SoIC®（EIC 面對面鍵合）CoWoS-L + SoIC + iOIS_CICoWoS + 光學中介層 OLSI（光學局部矽連接）Optical CoWoS + 3D Optical Fabric
傳輸頻寬~1.6 Tbps~6.4 Tbps~12.8 Tbps 以上> 3.2T per link / PB-scale system
功耗效率pJ/bit< pJ/bit512K GPU / InfiniBand 協議 sub-pJdeep sub-pJ/bit（0.5）
光電距離cm 級（板級）mm 級（封裝級）μm 級（晶片級）sub-μm（接近 on-die）
雷射光源位置外部光源（ELS）/ 插槽式外部光源或封裝側邊整合 CWDM laser外部或封裝內混合整合 DWDM Laserco-packaged / remote laser array DWDM Laser（或改採 μLED）
光引擎位置模組（OSFP）封裝旁（switch/GPU）CPU/GPU 內GPU 內建（optical I/O cell）
EIC / PIC 製程EIC: N6（6nm）/ PIC: 65nm進階邏輯製程 / 導入 iOIS 平台（N5/N3 級）極限微縮製程（N2 級）高度融合，幾乎無介面（Quasi-monolithic）N2 / A16 / advanced node
PIC 材料SiSiSiSi
Waveguide矽（Si）與氮化矽（SiN）多層 SiN + 聚合物波導（PWG）高密度 OLSI 矽波導SiN + advanced hybrid（ultra-low loss）
Interposer無SiSi + dielectricAdvanced dielectric optical stack
優點成熟供應鏈、易於導入、成本相對低大幅降功耗 ~40% / 寄生電容減 85%最低延遲、高能量效率（sub-pJ/bit）極限 AI scaling
缺點RC 寄生效應較高、延遲與功耗較大封裝複雜度提升、需精密對準技術製程難度極高、成本與良率挑戰大製程 / 良率極難

演進主線

  1. COUPE 1.0 → 2.0：從可插拔到共封裝、光引擎從模組移到 ASIC 旁；寄生電容降 85%、功耗降 ~40%
  2. COUPE 2.0 → 2.0 進階：光引擎進到 GPU 內部；對應 Rubin Ultra（2027 Q1）量產窗口
  3. COUPE 2.0 進階 → 3.0：對應 Feynman 平台（2029）；全光 NVLink、Optical CoWoS、可能改採 μLED 光源（呼應 技術_MicroLED_CPO 2028 通訊元年）

Side-by-Side OE 傳統架構 vs CPO + COUPE 效能對比

群益簡報的核心對比表（OE-ASIC Link 效能）：

效能指標傳統多模組 MCM（w/ uBump OE）COUPE / CoWoS-S 方案改善幅度
傳輸距離（Link Length）5 mm1 mm縮短 80%
線寬 / 線距（W/S）22 / 44 μm0.4 / 0.4 μm極致微縮化
佈線密度（Routing Density）1.0 X（基準）80 X提升 80 倍
頻寬密度（BW Density）1.0 X（基準）37.6 X提升 37.6 倍
系統能源消耗1.0 X（基準）0.19 X節能 81%
單一模組頻寬（Module）尚未整合4.8 T（1.6T × 3）模組化高頻寬設計
Quantum X 總頻寬傳統架構難以達成115.2 T超大規模算力叢集支援

NVIDIA Quantum 系列 115.2T 頻寬計算邏輯（COUPE 主供場景）

每 lane          : 200 Gbps
1 個光引擎       : 8 lanes × 200 Gbps = 1.6 T
1 個模組         : 3 個光引擎       = 4.8 T
1 個 ASIC        : 6 個模組         = 28.8 T
Quantum X 系統   : 4 個 ASIC        = 115.2 T

證明了 TSMC COUPE + CoWoS 整合是 NVIDIA 次世代超高頻寬交換器（Quantum 系列）的物理核心，透過極短互連（5mm → 1mm）與極高密度（佈線 80 倍 / 頻寬 37.6 倍）解 AI 資料中心的功耗與效能挑戰。

3D 堆疊 EIC / PIC 詳細製程（群益 PDF P.21-22 補充）

EIC（N7 製程）職責

  • 高速光學調變器驅動器（Driver）
  • 轉阻放大器（TIA）：將光偵測器產生的微弱電流訊號轉換為 ASIC 可識別的電壓訊號並放大
  • 波長穩定控制器：對應 MRM 熱敏感問題（詳見 技術_MRM）

PIC（65nm SOI SiPh 製程）職責

  • 光路模擬（電氣、光學、電光共同模擬）
  • 元件建模：雜訊與多波長分析

光學輸入 / 輸出（I/O）設計

  • 在支撐矽基板（770 μm Si Carrier）上設計微透鏡（μLens / Si microlens）
  • 進行包含反射鏡、**光柵耦合器（GC）**在內的全路徑模擬，以最佳化光纖耦合效率
  • 在封裝圖中，**TDV（穿透電介質通孔）**位於 PD 和 MRM 附近
    • 與傳統 TSV（矽通孔）相比，TDV 更靈活、更易於擴展，因為它可用更小禁區
    • 「低介電常數」材料可降低通孔間 / 通孔與裝置間的耦合（串擾）風險
    • 從而降低寄生電容並簡化散熱控制

Cu-Cu Hybrid Bonding（銅對銅混合鍵合）

  • EIC 以 Face-down（面向下） 方式，透過 Cu-Cu hybrid bonding 直接與 Face-up（面向上）的 PIC 進行 Face-to-face (F2F) 接合
  • 這是 TSMC 3DFabric 旗下 SoIC-X（混合鍵合）的典型應用，介面寄生電容降低 85%
  • PIC 內部含有 TDV（絕緣層穿孔），透過底部的 **Cu Pillars（銅柱）**與外部基板連接，實現高效電氣傳輸

整合性能（COUPE 2.0 / iFAU）

  • 採用 嵌入式微透鏡 + 垂直 O 波段光柵耦合器（GC） 整合
  • 實現 0.3 dB 光纖陣列耦合損耗、對齊公差 ±10 μm
  • 透過適當的整合微透鏡 + FAU 設計，FAU 對準容差可擴展到 > ±20 μm
  • 通過停用光束偏轉機制，BBC 也可用作高效能水平光纖耦合器

3D 堆疊挑戰（TSMC 自述）

  • 複雜的 3D 平面規劃
  • SoIC-X / TDV 凸塊佈局
  • 高頻通道建模
  • 關鍵的散熱（Thermal）與機械（Mechanical）結構穩定性分析

垂直 BBC 性能補充與材料選擇

  • 整合 GC + EC 優點：在 COUPE 2.0 中，一種結合了 GC 和 EC 優點的新型垂直寬頻耦合器（BBC）旨在有效實現 WDM 並進一步減少 OE 大小
  • 插入損耗 0.3 dB、對準公差 ±10 μm
  • 與多行垂直 FAU 相容
  • PBSR 整合：高效能偏振分光器和旋轉器（PBSR, Polarization Beam Splitter & Rotator）可與垂直 BBC 整合
  • 可雙向使用：通過停用光束偏轉機制，BBC 也可作為高效能水平光纖耦合器
  • 材料選擇：Intel 跟 TSMC 都使用石英或 SiN——透明、好對位、UV 硬化

光學引擎封裝 2D → 2.5D → 3D 演進（群益 PDF P.35）

從 2D 封裝到 2.5D、3D 封裝，TSV 與混合鍵合等封裝技術進展，使光子晶片（PIC）與電子晶片（EIC）能逐步縮短互連距離：

封裝層級結構寄生電容 / 損耗
2D Wirebond並列 + 線接高
2.5D Interposer + bump中介層 + 微凸塊中
3D WB垂直堆疊 + 線接中低
3D SoIC-X 混合鍵合EIC / PIC 面對面 Cu-Cu 鍵合降低 85% 寄生電容

SoIC-X 提供最短的光電轉換路徑與最高的能源效率。

COUPE 2.0 / iOIS / iFAU / D-FAU（2026-05-14 群益簡報深度解析）

群益 2026/05/14 簡報（產業_群益_CPO_D-FAU供應鏈_20260514）揭露 TSMC COUPE 2.0 平台與 iOIS（integrated Optical Interconnect System）核心元件：

COUPE 2.0：第二代 TSMC 光子引擎

  • 平台定位：TSMC iOIS（整合光學互連系統）核心；結合 COUPE 2.0 + 複合中介（CI），用於 HPC 與通訊系統的 CPO 平台
  • 與 NVIDIA 整合：證明 COUPE + CoWoS 是 NVIDIA 次世代超高頻寬交換器（Quantum 系列）的物理核心，以極短互連與極高密度解 AI 資料中心的功耗與效能挑戰
  • 3D 堆疊架構：
    • EIC 採用 7nm FinFET CMOS
    • PIC 採用 65nm SOI SiPh（絕緣層覆矽光子製程）
    • PIC 以 Face-down（面向下）方式透過 **SoIC-X（混合鍵合）**與 EIC 進行 3D 堆疊
    • 這是 TSMC 3DFabric 旗下 SoIC-X 在矽光子領域的典型應用，也是當前矽光子核心競爭優勢

垂直 BBC（Broadband Coupler）— 三篇專利

  • BBC 是 iOIS 的重要組成；被設計為具有廣泛頻寬，可在廣泛波長上耦合光
  • TSMC 已對「垂直寬頻耦合器」進行三篇專利布局
  • 與其他 CPO 結構相比，iOIS 的優勢包含：低插損、垂直耦合便於 wafer-level test、可廣波長範圍工作

iFAU（integrated Fiber Array Unit）與 D-FAU

  • TSMC 開發 COI（complimentary optical interconnect） 與 iFAU（integrated fiber array unit） 組件
  • iFAU 將傳統獨立的 FAU 改為與 PIC 平面整合的方案
  • 採用 Si microlens（μLens） 與 PIC 上的 Grating Coupler 進行表面耦合
    • μLens 能顯著提升對準容差並降低光損耗
    • 提供 ±10 μm 對齊容差與 0.3 dB 光纖陣列耦合損耗
  • 構造圖含 FAU Housing、垂直 O 波段光柵耦合器（GC）與嵌入式微透鏡整合

Meta-lens 取代 microlens 的下一階段

群益簡報指出 超穎透鏡（Meta-lens） 是 COUPE 平台從 1.6T 邁向 12.8T 的關鍵元件：

  • 不再依賴透鏡厚度產生光程差，而是利用平面基板上的奈米級結構（Meta-atoms）進行波前工程，直接對光的相位、振幅與偏振進行「數位化」調控
  • 解決傳統 Microlens 在高密度 2D FAU 空間不足、對位精度要求極高與耦合損耗的問題
  • 合聖（AuthenX） 研發的 Meta-lens 提供 ±18 μm 機械容差，是 CPO 商用化關鍵
  • 同時 6789_采鈺（市） 與奇景光電 憑藉成熟的 WLO（晶圓級光學）與 12 吋半導體光學製程，成為 TSMC COUPE 平台的重要元件供應商
  • 技術趨勢邁向 ASIC 與 GaN 的單晶整合（Monolithic Integration），利用 GaN 晶圓直接作為光學中介層（Optical Interposer）並兼作光波導；透過 TSMC COUPE 3D 封裝平台達成低於 1 奈秒傳輸延遲

技術原理

關鍵基礎元件

元件材料 / 技術功能
調變器 ModulatorMRM（微環調變器，Micro Ring Modulator）電訊號 → 光訊號轉換
波導 WaveguideSi / SiN（矽 / 氮化矽）光訊號導引與路由
光偵測器 PhotodetectorGe（鍺）光訊號 → 電訊號轉換
耦合器 CouplerGC（光柵）/ EC（邊緣）光纖對準耦合
EICCMOS Driver / TIA高速電訊號驅動與接收
PIC矽光子 + III-V 雷射整合光學元件

COUPE-GC 結構特徵

  • 3D 垂直堆疊（SoIC 鍵合）：EIC 透過 技術_SoIC 鍵合技術與底層 PIC 結合，頂部加鍵合 770μm 矽載板（Si Carrier），內部採 TDV（穿透電介質通孔，Through Dielectric Via）各層連接
  • 矽透鏡整合：在頂部矽載板上加工矽透鏡，實現光學準直；GC 架構的 FAU 從上方直接光學耦合，免去側面對準難度
  • 金屬反射鏡：位於 GC 正下方背面，減少插入損耗，提升光耦合效率
  • 與傳統 Pluggable Optical 差異：COUPE 直接封裝在 Switch ASIC 或 XPU 旁，免去長距 PCB trace 損耗，是 1.6T / 3.2T 頻寬世代必要架構

競爭格局

廠商路線競爭定位
2330_台積電（市）COUPE（SiPh + SoIC + GC + 矽透鏡 3D 整合）TSMC 主推 CPO 平台；綁定 A16 / N2 / CoWoS 客戶生態
IntelIntel Silicon Photonics / Foveros 光電與 EMIB-T 配套；客戶 dual sourcing 評估點
Marvell、BroadcomCPO Switch ASIC + 自研光學整合在 CPO Switch ASIC 端切入；與 TSMC COUPE 形成上下游
Coherent、Lumentum、II-VIOCS、Pluggable 光模組、PIC 元件CPO 替代 / 並存方案

技術瓶頸 / 風險

  • 熱管理：COUPE 封裝在 Switch ASIC / XPU 旁，CPO 整體熱密度大，影響光元件壽命與波長穩定性
  • FAU 對準精度：80-100μm 細間距、>2 排機架空間限制；low-profile 多排 FAU 設計是量產關鍵
  • DWDM / CWDM 波長穩定：MRM 對溫度敏感，AI 資料中心高功耗環境下波長漂移需主動補償
  • III-V 雷射整合：磷化銦（InP）異質整合在矽晶圓上是雷射光源關鍵；TSMC 與 ELS（External Laser Source）路線並行
  • 量產 ramp 取決於 Rubin 平台：NVIDIA Rubin / Rubin Ultra 是否如期導入 CPO 是放量關鍵
  • TCO 對比：相對 1.6T pluggable optical module 的成本優勢需在 3.2T 世代才能顯現
  • 同業競爭：Intel、Marvell、Broadcom 在 CPO 整合各有路線，TSMC COUPE 須證明可量產與成本競爭力

投資觀察點

  • NVIDIA Rubin / Rubin Ultra 平台 CPO 導入時程：Goldman Sachs 估 Vera Rubin NVL72（2H26-2027）開始部分情境 25% CPO、Rubin Ultra NVL144/576（2H27-2028）大規模導入 3.2T CPO
  • TSMC COUPE 量產時程：技術論壇揭露但未明確量產日期；觀察 Switch ASIC 客戶（Broadcom / Marvell）與 GPU 客戶（NVIDIA）的 tape-out 進度
  • 台廠光電供應鏈受惠順序：FAU / FAU 對準（3363_上詮（櫃））、CoS / Box 雷射封裝（3450_聯鈞（市））、磊晶（3081_聯亞（櫃）、2455_全新（市））、CPO 耦合（6442_光聖（市））
  • Pluggable 與 CPO 並存節奏：1.6T pluggable 與 CPO 是否如預期共存、GB300 → Vera Rubin 過渡期 mix 變化

技術演進時程

時間事件意義來源
2026Q2-Q4第一、二代 CPO 初期出貨觀察期；台廠 Himax / 上詮 CPO 進度可觀察起步多券商 2026-05-12 摘要
2H26-2027Vera Rubin NVL72 部分情境 25% CPO（GS 估）試行技術_SiPh GS 補充
2026-2027TSMC 技術論壇宣示 COUPE 是全光互連取代銅線的核心路徑規格制定活動_台積電技術論壇_20260514
2027第一、二代 CPO 進入量產 ramp 觀察期量產多券商 2026-05-12
2H27-2028Rubin Ultra NVL144 / NVL576 開始導入 3.2T CPO TOR量產GS 2026-04-17
2028+CPO 約占 scale up + scale out value TAM 約 59%（GS 估 910 億美元）放量GS 2026-04-17

關鍵廠商

環節廠商角色
平台整合2330_台積電（市）COUPE 主推方；綁定 SoIC + CoWoS + N2 / A16 客戶生態
Switch ASICBroadcom、MarvellCPO Switch ASIC 開發；TSMC COUPE 主要客戶
GPU / XPUNVIDIARubin / Rubin Ultra 平台採用 CPO
雷射磊晶3081_聯亞（櫃）、2455_全新（市）EML / Pump / CW Laser / III-V 磊晶
FAU 光纖耦合3363_上詮（櫃）FA / FAU 與 CPO 光纖耦合
高階雷射封裝3450_聯鈞（市）CoS / Box / Butterfly 雷射封裝
矽光子耦合6442_光聖（市）矽光子耦合與 ELS 光通訊封裝
Micro LED 替代路線（觀察）Avicena、Microsoft、PlayNitrideIntra-Rack 短距高速傳輸候選

應用場景

  • AI 資料中心 Switch（1.6T / 3.2T CPO TOR）
  • XPU 光學 I/O（GPU、ASIC、TPU 等加速器光連）
  • Rack-level 高頻寬 scale-up 連接
  • 高密度 CPO Switch ASIC 主機板光電整合

相關技術

供應鏈

競爭格局 — 專利申請量

年份TSMC 美國 SiPh 專利申請Intel狀況
202346 件43 件幾乎持平
202450 件26 件TSMC 遙遙領先（Intel 腰斬）

來源：Nikkei 報導，引用於 web_TrendForce_TSMC_COUPE_20250909（2025-09-09）。TSMC 的專利攻勢加速，Intel 仍停留在 R&D / 展示階段，TSMC 已確認 2026 年 CPO 量產。

來源

關係圖譜

反向連結