力成 (6239 TT) 3Q26 法說會 Call Memo 20261027
※重點摘要 1. 3Q26 毛利率 24.0%、營益率 17.7% 皆創單季新高，4Q26 營收與毛利率在 3Q 基礎上續升。 2. 記憶體供不應求、材料成本轉嫁，漲價幅度個位數到雙位數，封裝與測試利用率逾 90%。 3. FOPLP 驗證順利、2027 量產不變，FCBGA 4Q26 跨入 78x88 大尺寸 SoC＋DRAM 封裝。
※財務概況 1. 3Q26 合併營收 253.3 億元，QoQ +9.6%、YoY +26.9%；毛利率 24.0%（QoQ +2.2ppts、YoY +7.9ppts）；營業利益 44.72 億元（QoQ +26.7%、YoY +117.9%），營益率 17.7%（QoQ +2.4ppts、YoY +7.4ppts）；營業費用 16.1 億元，費用率 6.4%。 2. 3Q26 業外收益 0.85 億元，稅前淨利 45.6 億元，所得稅 9.9 億元；合併稅後淨利 35.7 億元（QoQ +25.1%、YoY +75.2%），歸屬母公司 26.1 億元，非控制權益 9.5 億元；EPS 3.55 元（2Q26 3.00 元、3Q25 2.08 元），QoQ +18.3%、YoY +70.7%。 3. 1-3Q26 合併營收 697.6 億元，YoY +30.3%（增加約 162 億元，記憶體逾 80 億元、其中 NAND 逾 60 億元，邏輯逾 60 億元）；毛利率 21.9%（YoY +5.6ppts，歷年次高）；營益率 15.4%（YoY +5.2ppts）；稅後淨利 88.0 億元（去年同期約 48 億元），歸屬母公司 66.8 億元；EPS 9.05 元，YoY +82.5%，已超過 2025 全年 EPS 7.48 元（2025 全年營收 749 億元）。 4. 4Q26 營收與毛利率預期在 3Q26 基礎上持續增加，全年營收挑戰 2022 年 834 億元的歷史高點。 5. 3Q26 營收 QoQ 增加 22 億元，記憶體與邏輯約各半；記憶體增加約 11 億元，以 DRAM 為主。YoY 增加 54 億元，邏輯約 +28 億元、NAND 逾 +20 億元。 6. 依產品別 3Q26：邏輯 43%（約 109 億元，QoQ 約 +15%）、NAND 28%（約 71 億元，YoY 約 +42%）、DRAM 20%（約 50 億元，QoQ 約 +15%）、SiP／Module 9%（22.8 億元）；1-3Q26 邏輯 42%、NAND 28%、DRAM 20%、SiP／Module 10%。 7. 依服務別 3Q26：封裝 67%、測試 24%（約 60.8 億元）、SiP／Module 9%；1-3Q26 封裝 67%、測試 23%、SiP／Module 10%。 8. 9/30 總資產 1,440.9 億元，現金及約當現金 248.9 億元（2Q26 末約 176 億元），負債比 49.7%，每股淨值 75.04 元。 9. 今年已公告資本支出逾 250 億元（前三季累計約 251 億元，主要用於先進封裝高階設備與基礎設施）；3Q26 發放現金股利逾 50 億元、買回庫藏股約 28 億元；營業現金流扣除資本支出後，單季與累計皆為正約 30 億元以上。3Q 季末已先備妥 4Q 所需資金，含 Broadcom 新加坡合資注資款。
※營運概況與展望 10. DRAM：訂單能見度高，記憶體仍供不應求，整體產能利用率維持高檔，期待客戶新晶圓產能陸續開出；車用訂單能見度穩定。客戶接受原物料上漲帶動的價格調整，4Q26 在稼動率高檔與價格效益下獲利續升。 11. NAND／SSD：AI 伺服器帶動 eSSD 需求，3Q26 季營收 QoQ 續增、YoY 高雙位數成長；4Q26 需求維持高檔，封裝材料成本上升持續反映於客戶價格，支撐 4Q 營收與毛利率。 12. 邏輯：3Q26 出貨續增，營收 QoQ 與 YoY 皆雙位數成長；高階 FCBGA 需求擴大，多數客戶已接受漲價，4Q26 營收與獲利再成長。 13. FCBGA：3Q26 量產 1x reticle size（75x78mm）大晶片封裝，4Q26 跨入 78x88mm，SoC die 與 DRAM 整合於單一基板，驗證 warpage control 與 TIM coverage 製程能力。 14. FOPLP：客戶產品驗證持續推進，2027 量產目標不變；客戶 NPI 需求顯著增加。除 5 倍 reticle size 以下應用外，投入超大尺寸封裝研發。 15. 先進封測產品（AI chip、OE／CPO、TSV interconnection DRAM）驗證順利，量產計畫不變；擴廠按計畫進行。新加坡 JV 經濟部投審司審核中。 16. 營收重心自 2027 年起轉向 FOPLP、2.5D／3D 異質整合、CPO 與高階 FCBGA；客戶自記憶體 IDM 擴展至 CSP、一線 Fabless 及 AI 晶片廠。調整中國大陸傳統封裝廠股權結構，投資集中於台灣高階製程據點。 17. 超豐：3Q26 客戶需求強、漲價並簽訂 LTA，營收 QoQ、YoY 雙位數成長；AI、HPC、IoT 需求成長，消費性電子、PC 與 NB 因記憶體漲價拉貨轉保守。菲律賓廠 4Q26 起貢獻營收，已與客戶簽長期供應合約，擴大導線架封裝產能與市占。 18. Tera Probe／TeraPower（晶兆成）：以 CAPEX 支應客戶需求，3Q26 營收 QoQ、YoY 高雙位數成長；4Q26 伺服器與 AI 需求下營收維持穩健，消費型 DRAM 與邏輯溫和成長，車用 TPW 持平、TPJ 成長。
※Q&A 19. FOPLP 與 CoPoS 的競合？與台積電合作的可能性？與南部大型封測廠比較？ CoPoS（Chip on Panel on Substrate）與力成 FOPLP 是同樣製程，差在面板尺寸：力成 510x515mm，台積電 310x310mm，力成產能較大、成本較低，但大面板技術門檻較高。董事長認為大面板會是未來大型運算晶片模組的主流，希望更多廠商投入把市場做大。不對同業做比較。優先服務半導體產品與系統公司、直接參與客戶產品設計；也期待與晶圓廠組成供應鏈策略聯盟（晶圓廠負責晶圓製造、力成負責封測研發與製造），但不做晶圓廠的封測代工者。
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先進封裝營收占比與未來動能？ FCBGA、FOPLP、2.5D／3D 等先進封裝相關業務合計已占集團營收三成以上，FOPLP 客戶與產品已逐漸明確。2027 年記憶體市場較 2026 年趨穩但仍供不應求，美韓大廠擴廠需時間量產，CXMT、YMTC 擴產優先滿足中國當地市場，對力成無負面影響。2027 年後成長由記憶體封測、傳統封測與先進封測共同驅動，先進封裝營收規模與占比長期持續提升。
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能否做 EMIB 或 EMIB-like 封裝？ 已具 EMIB-like 能力，數年前已驗證：bridge die 埋在 polyimide 內，EMIB 則埋在 ABF 載板上。EMIB 的 SoC 同時跨在 ABF 載板與 bridge die 上，需要 mixed bump pitch，會降低產能；產能以支援內部需求為優先。已有客戶詢問，但尚無結論，暫不提供 EMIB 服務。
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漲價幅度與後續動能？ Q1 法說提到毛利率將突破 20%，已連續兩季達成。載板供應商漲價幅度非常大，力成適時反映成本，客戶也接受；另依市場供需與客戶議價，必要時繼續漲價。依產品、成本與市場行情，漲幅個位數到雙位數不等。
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設備取得與交期是否影響 FOPLP 量產？ 半導體設備需求仍十分吃緊，但缺機情況已明顯改善。2027–2028 年產能擴充按計畫進行，不會因設備影響 FOPLP 量產出貨時程；供應商配合打造特殊尺寸面板設備。
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是否有私募或發行 ECB 的籌資計畫？ 3Q 以來資金市場變化較上半年更波折。力成過去以銀行借款為主，目前評估聯貸案，以及現金增資、公司債、CB、ECB、GDR 等工具，3Q 季末已預先備妥 4Q 所需大筆資金（含 Broadcom 投資款），4Q 與 2027 年資本支出所需資金也會及早籌措；採行何種工具視條件成熟再公告。
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產能利用率？排除 FOPLP 後 2027 年既有產品線擴產幅度？ 封裝與測試利用率皆逾 90%，4Q26 稼動率隨營收增加續升。園區廠房保留給高階封裝；既有產品線增加機台、汰換舊機種提升產出，未給擴產幅度。
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為何選 510x515 面板而非 310x310 或 600x600？ 2014–2015 年模擬 1x1 到 20x20mm 各種晶片尺寸的面板利用率，510x515 面積使用率優於 310x310 與 600x600。面板越大，電鍍與化學製程從中心到邊緣的均勻度越難維持；部分載板廠也使用 515 面板，評估後 510x515 技術瓶頸較小。設備都是特殊規格只能選一種尺寸，力成維持 510x515，已有多家採相同尺寸。
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78x88mm SoC＋DRAM 封裝是一般 FCBGA，還是與 AMD 下一代 AI GPU、ASIC 的記憶體整合架構有關？ 與 AMD 及 FOPLP 無關，是另一家 AI 客戶（CSP 客戶之一）。另有 SoC＋IO die（不含 DRAM）的組合、整合多顆被動元件的產品，以及用於 Wi-Fi 的單顆大尺寸晶片；FCBGA 大尺寸異質整合不只單一客戶、單一架構。
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FOPLP RDL 層數與量產能力？5 倍 reticle 產品良率能否自 95% 再提升？ 上層 RDL 最普遍 3P3M、可做到 5P5M，下層 1P1M、可做到 2P2M，合計最普遍 5P5M，L/S 介於 2/2 與 5/5μm，目前晶片設計大致夠用。下一步挑戰更多層 RDL 並將線寬縮至 1μm 以下，以電性取代 bridge die 設計，降低 CoWoS 與 FOPLP 因晶片整合、bridge die 裝配造成的良率提升困難與高成本。未回答良率數字。