技術_HBM
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本頁為待補充的 stub，先補上被其他頁面引用的核心定義與供應商輪廓，後續累積來源再擴充（演進節奏、各廠世代、與 CoWoS 產能連動等）。
定義
HBM（High Bandwidth Memory，高頻寬記憶體）本質是 3D 堆疊 DRAM：以 TSV（矽穿孔）將多顆 DRAM 晶粒垂直堆疊成一個記憶體立方體，再透過矽中介層（interposer）以 2.5D 方式（如 技術_CoWoS）與 GPU／AI 加速器並列整合，提供大容量、大頻寬的記憶體，是 AI 訓練與大型加速器的主流記憶體方案。
圖解
圖說：記憶體產品分類與供應商（2026 版）——揮發性記憶體分 DRAM（Commodity DRAM／HBM）與 SRAM（Embedded／Standalone）；HBM 與 Commodity DRAM 供應商為 Samsung、SK hynix、Micron、Nanya（南亞科）、CXMT。
供應商
| 類別 | 主要供應商 |
|---|---|
| HBM | Samsung、SK hynix、Micron |
| Commodity DRAM | Samsung、SK hynix、Micron、Nanya（南亞科）、CXMT |
HBM4E 與客製 ASIC 拉貨
- HBM4E 為下一世代 HBM。Google TPU v10（Icefish）單顆採 16× HBM4E（N2P chiplet 設計），顯示客製 ASIC 對 HBM4E 的拉貨量大。
- 來源 產業_SemiAnalysis_BroadcomTPU_Pumafish取消_20260518；客製 ASIC 供應鏈結構見 供應鏈_Google_TPU客製ASIC。
與 3D 堆疊 SRAM 的定位對照
| 面向 | HBM（3D 堆疊 DRAM） | 技術_3D堆疊SRAM |
|---|---|---|
| 堆疊內容 | DRAM | SRAM |
| 強項 | 大容量、大頻寬 | 低延遲、近運算、免刷新 |
| 主要工作負載 | AI 訓練、大型 GPU 加速器 | AI 推論、CPU 大快取、邊緣 |
| 整合方式 | 2.5D（CoWoS 等）並列 | 3D 垂直堆疊於邏輯晶粒 |
兩者互補而非取代：未來 AI 記憶體階層中，HBM 提供大外部頻寬，3D 堆疊 SRAM 作為高頻寬、低延遲的近運算中間層。
相關技術
- 技術_3D堆疊SRAM（低延遲近運算對照層）
- 技術_CoWoS（HBM 與運算晶片 2.5D 整合平台）
- 技術_TSV（HBM 垂直堆疊互連）
- 技術_SoIC（3D 混合鍵合）
來源
- 產業_SEMIVISION_3D堆疊SRAM_20260520，SemiVision Research，2026-05-20（capture）
- 產業_SemiAnalysis_BroadcomTPU_Pumafish取消_20260518，SemiAnalysis，2026-05-18（HBM4E / TPU）