技術_DRAM-on-Logic
定義
DRAM-on-Logic（也稱 DoL 或 WoW DRAM）是將 DRAM 記憶體晶圓與邏輯 SoC 晶圓透過晶圓對晶圓（Wafer-on-Wafer，WoW）混合鍵合堆疊的技術。目標是在 AI 邊緣推論裝置中實現超高記憶體頻寬（~1 TB/s），同時降低功耗。
與 HBM 的差異
| 比較維度 | DRAM-on-Logic（DoL） | HBM（High Bandwidth Memory） |
|---|---|---|
| 互連方式 | Cu-Cu W2W 鍵合（無中介層） | 微凸塊（micro bump）+ TSV |
| 頻寬 | ~1 TB/s | HBM3E：~1.2 TB/s |
| 目標平台 | 邊緣 AI（手機、車載、機器人） | 雲端 AI 加速器（GPU/NPU） |
| 封裝面積 | 更緊湊（直接鍵合） | 需要 2.5D 中介層 |
| 功耗 | 更低（短互連路徑） | 較高 |
| 成熟度 | 2028F 起（早期） | 目前量產 |
應用場景
AI 推論是記憶體頻寬受限（memory-bound）的工作，尤其在邊緣設備（智慧座艙、旗艦手機/PC、機器人）：
- 需要 45–100+ TOPS 算力，同時需要 高頻寬 + 低功耗
- DRAM-on-Logic WoW 可提供 1 TB/s 頻寬，支援 >100 TPS（每秒 token 數）
- 傳統 LPDDR5：~200 GB/s，無法滿足 2028F 起的邊緣 AI 需求
技術架構
邏輯 SoC 晶圓（AP/NPU）
↓ Cu-Cu WoW 混合鍵合
DRAM 晶圓（LPDDR or 定製 DRAM）
關鍵製程：
- DRAM 晶圓與 SoC 晶圓分別製造（DRAM 通常為 1X/1Y nm 節點）
- 兩片晶圓透過 Cu-Cu W2W 鍵合堆疊，對準精度 <1µm
- 鍵合後磨薄 + CMP + TSV 連接信號
- 高 k 電容（DRAM cell 儲存）需要 ALD ZrO₂/HfO₂
材料需求
| 材料 / 製程 | 需求 |
|---|---|
| 12” 矽晶圓 | 每個 SoC 需額外一片 DRAM 晶圓，用量增 |
| W2W 混合鍵合工具 | 新增製程設備（Besi、EVG、TEL） |
| ALD 高 k 電容介電（ZrO₂/HfO₂） | DRAM cell 的儲存電容 |
| CMP（鍵合前後平坦化） | 銅墊面平整度需 <1nm（RMS） |
| IGZO / 氧化物通道（未來） | 未來世代 DRAM cell 的通道材料 |
| Ru / Mo 互連金屬 | 更低電阻的細線互連 |
成長節奏（野村預估）
| 時間 | 里程碑 |
|---|---|
| 2025–27F | 技術驗證；小量樣品（Qualcomm、Apple、Google 等自研 SoC 廠商） |
| 2028F | 開始有意義的量產導入，AI 智慧座艙 + 旗艦手機 |
| 2029–30F | 擴散至機器人、工業邊緣 AI |
| CAGR >30%（2025–30F，從超低基期起） | 主要 2028F 後驅動 |
重要限制
- 良率挑戰：兩片晶圓鍵合的任何一顆 DRAM die 壞掉，整個 SoC 報廢
- 客戶集中：初期只有旗艦等級 SoC 廠商（Apple、Qualcomm）有意願
- 成本：比傳統 LPDDR 方案貴很多，初期限高端市場
相關技術
- 技術_SoIC（同樣是 W2W 鍵合，但用於邏輯晶片而非記憶體）
- 技術_Wafer-bonded NAND（類似 W2W 鍵合架構）
- 技術_HBM（雲端 AI 的記憶體解法，目前主流）
- 技術_CMP（鍵合平坦化關鍵製程）
來源
- 260521_nmr_semi-renaissance，野村，2026-05-21（DRAM-on-Logic 架構、1 TB/s 頻寬、2028F 放量、邊緣 AI 應用場景）