技術_GAA
定義
Gate-All-Around FET（環繞式閘極電晶體），是繼 FinFET 之後的下一代電晶體結構。閘極材料從三面包覆（FinFET）升級為四面完全環繞通道區域，大幅提升閘極對通道的控制能力，改善漏電、功耗與電流密度。
台積電從 N2（2nm）節點起全面採用 GAA（奈米片 Nanosheet 架構），三星、Intel 亦各自在自家先進節點導入。
技術演進
FinFET（3nm/5nm）→ GAA Nanosheet（2nm）→ GAA Forksheet（1.4nm/A16）→ cFET（堆疊電晶體，A10 後）
| 結構 | 閘極接觸面數 | 適用節點 | 特點 |
|---|---|---|---|
| 電晶體（2D） | 1面 | 28nm 以上 | 早期平面製程 |
| FinFET | 3面（鰭狀） | 14nm–3nm | 主流先進製程 |
| GAAFET（Nanosheet） | 4面（奈米片） | 2nm / A14 | 更佳控制、更低漏電 |
| GAAFET（Forksheet） | 4面 + 高密度 | 1.4nm / A16 | nFET/pFET 共享源汲極 |
| cFET（互補） | 垂直堆疊 | A10 以後 | nFET 疊在 pFET 上，密度再倍增 |
製程流程（奈米片 GAA）
- Si/SiGe 超晶格成長：在矽晶圓上交替生長 Si 與 SiGe 多層（各約 5–10nm）
- 異向性電漿蝕刻（ICP）：垂直方向蝕刻定義通道寬度
- 等向性選擇性蝕刻（RPS）：水平方向選擇性去除 SiGe，釋放 Si 奈米片
- ALD 高 k 閘極介電（HfO₂）：原子層沉積高 k 材料包覆 Si 奈米片四面
- 金屬閘極填入：TiN/TiAl 等功函數金屬填充
- CMP 平坦化 + BEOL
關鍵材料需求（vs FinFET）
| 材料 / 製程 | GAA 新增或升級需求 | 備註 |
|---|---|---|
| SiGe 超晶格磊晶 | 新增；需精確控制 Si/SiGe 層厚 | 前段磊晶設備需求 |
| 高 k 介電材料（HfO₂） | 用量大增（四面包覆） | ALD 工具 ASM International 主導 |
| 功函數金屬（TiN、TiAl） | 配方調整（Forksheet 更複雜） | Entegris、JSR 等 |
| 鉬（Mo，接觸金屬） | GAA 新導入（取代 W 接觸） | 降低接觸電阻 |
| 選擇性蝕刻氣體（SF6/C4F8） | RPS 等向性蝕刻 SiGe 釋放奈米片 | 蝕刻氣體需求增加 |
| CMP 研磨液 / 修整碟 | 平坦化步驟增加 | 1560_中砂（市） 受益 |
| 光阻輔材（Rinse/BARC） | 更嚴格圖案控制 | 4749_新應材（櫃） 受益 |
| 金屬氧化物光阻（MOR，2029F+） | High-NA EUV 配套 | JSR（Inpria）、Lam Research |
投資含義
- GAA 導入使每片晶圓的蝕刻、ALD、CMP 製程步驟顯著增加，材料消耗量提升
- 從 FinFET 到 GAA，材料每晶圓成本（Cost per Wafer）上升明顯
- 蝕刻氣體（SF6/C4F8，4768_晶呈科技（櫃） 的核心產品之一）需求增加
- 光阻輔材（4749_新應材（櫃））因圖案密度提升需求上升
- CMP 修整碟（1560_中砂（市））因 CMP 步驟增加直接受惠
- CAGR 預估 >20%（野村，2025–30F）
下一代：cFET（互補 FET）
若 High-NA EUV 成本過高，半導體業將更積極朝 cFET（nFET 堆疊在 pFET 上方）發展，使電晶體密度翻倍，同時也推高每片晶圓的 ALD / 蝕刻 / CMP 步驟。這是目前最受關注的後摩爾定律路徑。
圖解
圖說：GAA vs FinFET 閘極接觸面積比較：GAA（環繞式）接觸面積最大，對電流控制最佳，功耗最低。
圖說：半導體邏輯節點路線圖（2026–2036F）：FinFET → GAA Nanosheet → GAA Forksheet → cFET，金屬線距持續縮小。
相關技術
- 技術_BSPDN（A16 同時導入 GAA Forksheet + BSPDN）
- 技術_High-NA EUV（High-NA EUV 配合 cFET，A10 節點）
- 技術_CMP（GAA 製程 CMP 步驟增加）
- 技術_薄膜沉積（ALD 高 k 介電需求上升）
來源
- 260521_nmr_semi-renaissance，野村，2026-05-21（GAA 製程流程、材料需求、CAGR 預估）