web_SoIC學術論文彙整_20260717

搜尋工具：agy（grounded search）；書目經 Crossref 驗證、摘要取自 OpenAlex、imec/EVG 新聞稿經 defuddle 全文擷取。agy 提供的 Lau 2025 篇名與 Nature DOI 皆有誤，以 Crossref 為準。

一、TSMC SoIC 原始論文系列（ECTC，書目+摘要已驗證）

System on Integrated Chips (SoIC™) for 3D Heterogeneous Integration，TSMC（F.C. Chen 等），IEEE 69th ECTC 2019，DOI 10.1109/ectc.2019.00095
摘要重點（OpenAlex 驗證）：業界第一個 3D logic-on-logic 與 memory-on-logic chiplet 堆疊平台；整合不同尺寸、功能、節點的 KGD（known good dies）成單一系統晶片；外觀如一般 SoC；以「前段（front-end）製程」製作，可再整合進 flip-chip 等後段封裝平台；點名 3D 封裝三大挑戰＝散熱、供電、良率。
agy 補充（未逐字驗證）：通過 MSL / TCB 溫循 / HTS 封裝級可靠度測試，鍵合點無空洞。

Ultra High Density SoIC with Sub-micron Bond Pitch，TSMC（Y.H. Chen、M.F. Chen、C.H. Tung、W.C. Chiou、Douglas Yu 等），IEEE 70th ECTC 2020，DOI 10.1109/ectc32862.2020.00096
摘要重點（OpenAlex 驗證）：首次發表亞微米 pitch 垂直互連，密度 ≥ 1.2M bonds/mm²；以 foundry 前段晶圓級 3D 異質整合（WLSI）平台驗證良率與可靠度；主張 SoC「深度切分成 mini chiplets」以 SoIC_UHD 延續摩爾定律,優於微凸塊 3DIC。
agy 補充（未逐字驗證）：示範品實測 bond pitch 0.9µm；室溫預鍵合＋<300°C 退火；通過 CPI 測試、無需 underfill。

Ultra High Density Low Temperature SoIC with Sub-0.5µm Bond Pitch，TSMC（H.J. Chia、S.P. Tai、C.T. Wang、C.H. Tung、K.C. Yee、Douglas Yu），IEEE 73rd ECTC 2023，DOI 10.1109/ectc51909.2023.00008
摘要重點（OpenAlex 驗證）：電晶體微縮困難，系統微縮（3D 堆疊）與電晶體微縮並行維持歷史趨勢；SoIC 已實現 memory-on-logic 與 logic-on-DTC（深溝電容）架構；pitch 進入亞微米將解鎖「2D 功能區塊切分至 3D」的新架構。
agy 補充（未逐字驗證）：pitch 0.4µm、密度 6.25M bonds/mm²；退火溫度降至 250–280°C（保護先進節點與記憶體）；介電層表面粗糙度 Ra 約 0.1–0.2nm、Cu recess 控制 1–5nm；退火後介面無空洞、daisy chain 電阻分佈窄。

Reliability Performance on Fine-Pitch SoIC™ Bond，TSMC（Liang 等），IEEE 73rd ECTC 2023，DOI 10.1109/ectc51909.2023.00136
摘要重點（OpenAlex 驗證）：ECTC 2022 已示範 3µm pitch、face-to-face、chip-on-wafer SoIC（低熱預算）；3µm pitch 較 9µm pitch：EEP（能效）增益 8 倍、接觸電阻 Rc 降 33%；本篇進一步驗證 <300°C 熱預算下超細 pitch CoW 系統可靠度，測試晶片 6×6mm² 全陣列互連。

A Study of Low Temperature SoIC Targeting 200 nm Bond Pitch，TSMC（W.M. Wang、C.W. Yeh、H.J. Chia、C.H. Tung、K.C. Yee、Douglas Yu 等），IEEE 74th ECTC 2024，DOI 10.1109/ectc51529.2024.00125
摘要重點（OpenAlex 驗證）：生成式 AI 需要 STCO（系統技術協同優化）；SoIC 定位為「前段 3DIC 技術」；bond pitch 由微米級縮至深亞微米可大增 EEP；深亞微米鍵合把 bond pad 直接做進 BEOL 金屬層的層間繞線中，可減少 BEOL 總層數，chiplet 間繞線可再優化總線長與線長分佈。
agy 補充（未逐字驗證）：密度上看 2.5×10⁷ bonds/mm²；重點在晶圓來料形貌（wafer topography）與 overlay vector 優化,對位偏差控制在數十 nm。

Recent Advances and Trends in Cu–Cu Hybrid Bonding，IEEE TCPMT 2023，DOI 10.1109/tcpmt.2023.3265529 — 混合鍵合定義、類型（W2W/D2W）、優缺點與挑戰的系統性整理。
State of the Art of Cu–Cu Hybrid Bonding，IEEE TCPMT 2024，DOI 10.1109/tcpmt.2024.3367985 — 物理機制、CMP/漿料優化、電漿活化促成室溫預鍵合；失效模式分類（應力空洞、鍵合面剪切強度不足、落塵造成大面積未鍵合）。
State of the Art and Outlooks of Cu–Cu Hybrid Bonding，IEEE TCPMT 2025，DOI 10.1109/tcpmt.2025.3625856 — 摘要（OpenAlex 驗證）點名涵蓋 Sony、Samsung、AMAT、EVG、imec、TSMC、SK hynix、TEL、DISCO、MediaTek、工研院、陽明交大、清大、Unimicron 等超過 30 家機構的設計/材料/製程/可靠度進展。
註：agy 原稱 2025 篇名為「Current Advances and Outlooks in Hybrid Bonding」，Crossref 查證實為上述篇名（該名稱另出現於 Springer 書章 DOI 10.1007/978-981-96-4166-6_3）。

Advanced packaging of chiplets for future computing needs，Debendra Das Sharma、Ravi Mahajan（Intel），Nature Electronics，2024，DOI 10.1038/s41928-024-01175-3（Crossref 驗證；全文付費牆未取得）
agy 補充（未驗證,引用需標待核對）：封裝從 2.5D（30–40µm bump pitch）過渡到混合鍵合 3D（<10µm → sub-µm）；sub-micron pitch 下每 bit 傳輸能耗可 <0.05 pJ/bit,趨近單晶片內部線路。
註：agy 給的 Nature URL（01183-4）錯誤,正確 DOI 為 01175-3。

出處：imec/EVG 新聞稿 2026-05-28（ECTC 2026 論文 "Wafer-to-wafer hybrid bonding technology with 200nm interconnect pitch"，S. Van Huylenbroeck 等,Session 26）
200nm Cu pad pitch W2W 混合鍵合,測試載具每片晶圓預作 4 層可繞線互連
全 300mm 晶圓 100% die 的 post-bond overlay vector < 40nm（世界首次）,設備為 EVG GEMINI® FB
關鍵製程：SiCN 介電材（imec 首創）、鍵合前 CMP 優化全晶圓均勻度（介電面極平坦＋Cu pad 數 nm 受控 recess）、Cu pad 設計改良、pre-bond 微影補正
定位:imec CMOS 2.0 —— SoC 切分為 high-drive logic / high-density logic 等功能層（tier）,logic-on-logic 堆疊需要極高互連密度
Zsolt Tokei（imec 3D 系統整合計畫總監）:roadmap 將推進到「遠低於 200nm」pitch
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