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原始內容
Fubon Global Equity Division
2026 年 08 月 27 日
座談重點摘要
- DRAM 製程微縮進程與 EUV 瓶頸 ：目前 DRAM 主流製程為 1B ， 1C 預計年底進入量產， 1D 仍處開發階段。 EUV 導入程度是決定製程演進與成本結構的關鍵， High-NA EUV 機台單價高 出傳統 EUV 二至三倍，是 SK 海力士、三星佈局下世代製程的重要籌碼。中國 CXMT 因缺乏 EUV ，僅能沿用舊款 DUV 並自行替代關鍵零組件，技術可靠度與良率仍受市場質疑。
- HBM4 規格下修與定價邏輯轉變 ： HBM4 原規劃 12 層、 16 層堆疊，因良率與速度損失問題 大幅下修至 8 層、 11Gbps 以下規格， Nvidia 與記憶體廠在價格與效能間持續拉鋸。今年 HBM3E 因 Rubin 平台延遲仍占 HBM 出貨約 8 成，一般 DRAM 價格因 HBM 排擠效應而走 升，惟 HBM 本身因長約議價反而獲利不如預期。
- 3 次世代技術布局與 AI 基建成本壓力 ：垂直通道電晶體 (VCT) 、 Hybrid Copper Bonding 等次 世代技術仍在早期驗證階段，量產時程預估落在 2029 年後。記憶體 (HBM 、 ESSD 、 LPDDR5X) 已占 AI 伺服器半導體內容值約 3 成，對雲端業者總持有成本造成明顯壓力，也是 Nvidia 力推 HBM4 降規以控制成本的核心背景。
會議內容
- DRAM 製程節點現況為 1B 量產、 1C 預計年底進入量產、 1D 仍處開發階段，後續微縮進度 高度仰賴 EUV 導入比例。
- EUV 自 1a 世代起僅單層導入，至 1b 、 1c 已擴大至多層製程，主要用途在於取代 DUV 多重 圖案化 (Double/Quadruple Patterning) 所帶來的製程複雜度與良率風險，是壓低成本的關鍵手 段。
免責聲明：本文非研究報告，係由富邦證券法人業務處整理提供，所載資料僅供定客戶參考，不構成要約、招攬、宣傳、誘使 等表示，亦無建議或推薦本文提及之任何證券，有關觀點亦未考量個別投資人之投資目標，富邦證券法人業務處不對投資損益 負擔任何責任。
Cantor -AI 存儲與 HBM 行業專家電話會
- High-NA EUV 導入進度方面， SK 海力士去年九月率先向 ASML 下單，單價約落在 3 至 4 億美 元區間，較低 NA 機台貴上二至三倍；三星則於今年 3 月取得首台，年底前將再採購第二 台，雙方皆積極卡位 1D 以後製程所需設備。
- 中國 DUV 路線受限， CXMT 目前僅能使用舊款 DUV 機台，並在部分關鍵零組件上以自製方 案替代，惟受出口管制影響，零組件穩定性與良率表現仍受市場高度質疑，短期內難以追 上韓廠技術水準。
- 下世代電晶體結構將由現行 6F ²架構轉向垂直通道電晶體 (VCT) ，三星態度較為積極，規劃導 入 0A 、 0B 世代； SK 海力士則相對保守，傾向持續沿用 6F ²搭配 High-NA EUV 路線，兩家策 略出現分歧。
- NAND 方面， controller 技術是企業級 SSD(eSSD) 發展瓶頸所在，寫入耐久度限制與延遲問題 直接牽動 AI 資料中心對外部儲存的擴充能力，是 NAND 廠須優先克服的技術課題。
- Hybrid Copper Bonding(HCB) 被視為晶圓級接合的新材料方向，可望應用於邏輯製程單層晶粒 接合，但多層堆疊的 HBM 導入時程預估將更為延後，短期內仍以傳統 TSV 堆疊為主流。
- AI 運算力成長動能主要來自 GPU 、 TPU 等張量處理器的平行運算架構，其成長速度遠高於 傳統邏輯製程時脈提升幅度，也連帶推升對 HBM 頻寬與堆疊層數的需求強度。
- 記憶體 (HBM 、 eSSD 、 LPDDR5X) 合計已占 AI 伺服器整體半導體內容值約 3 成，而 AI 伺服器 半導體成本占整機比重高達約 95% ，記憶體成本高企已對雲端業者的總持有成本形成明顯 壓力。
- 因應長文本 LLM 趨勢，業界出現 prefill 與 decode 階段分離採用不同記憶體的架構設計： prefill 階段偏向採用 GDDR7 或 LPDDR 系列， decode 階段則高度仰賴 HBM 儲存推論過程中 產生的中介資料，藉此降低整體記憶體成本。
免責聲明：本文非研究報告，係由富邦證券法人業務處整理提供，所載資料僅供定客戶參考，不構成要約、招攬、宣傳、誘使 等表示，亦無建議或推薦本文提及之任何證券，有關觀點亦未考量個別投資人之投資目標，富邦證券法人業務處不對投資損益 負擔任何責任。
- HBM 占 DRAM 整體市場比重去年約 23% ，今年原預估可提升至 3 至 4 成，市場普遍認為 2027 至 2028 年可能上看 5 成，此一比重變化將直接牽動 DRAM 均價走勢。
- HBM4 滲透率不如預期，原估算今年第一季 HBM4 占比可望突破 3 成，惟受 Nvidia Rubin Ultra 等平台延遲影響，全年 HBM3E 占比預估仍將維持在約 8 成水準， HBM 世代交替時點 延後至明年。
- 現階段一般 DRAM 價格約每 Gb 2 美元， HBM 因多採長約議價模式，實際獲利表現反不如一 般 DRAM ，是造成當前記憶體市場價格結構混亂的主因，預期須待 HBM4 定價明朗後才會 逐步改善。
- Nvidia 對 HBM4 高單價態度保留，加上 12 層堆疊在速度與良率上損失明顯，業界因而轉向 以 8 層堆疊、 11Gbps 以下規格作為初期 HBM4 主流方案，記憶體廠亦同意此一折衷方向。
- HBM4 原規劃 12 層與 16 層堆疊皆下修，主因製程與封裝技術尚無法支撐高良率量產；晶粒 尺寸也由原本方形放大為矩形設計，使單片晶圓可切割顆數明顯減少，推升整體製造成 本。
- 堆疊層數增加會使各層晶粒速度出現差異，系統頻寬須以最慢的一層為基準，因此堆疊層 數越多，整體頻寬表現反而可能劣化，是 HBM4 規格妥協的技術根源。
- TSV 產能布局是 HBM 競爭力核心， SK 海力士自 2018 、 2019 年即超前部署 TSV 產能，雖歷 經 2019 至 2022 年 HBM 市況低迷期，但 2023 年需求爆發後得以及時供貨；三星、美光則 因產能不足一度喪失 HBM3 、 HBM3E 主要市占。
- 三星為追趕進度採用更先進的 1c 製程與新型封裝方案，力拼更高速、更高層數規格，惟現 階段良率與量產穩定度仍待進一步驗證，市場地位能否翻轉尚待觀察。
- 新產能布局方面， SK 海力士新廠預計明年上半年投產、下半年放量，有助紓緩傳統 DRAM 供給緊俏；三星部分原規劃用於 NAND 的產能也將轉向 DRAM 因應市場需求。
免責聲明：本文非研究報告，係由富邦證券法人業務處整理提供，所載資料僅供定客戶參考，不構成要約、招攬、宣傳、誘使 等表示，亦無建議或推薦本文提及之任何證券，有關觀點亦未考量個別投資人之投資目標，富邦證券法人業務處不對投資損益 負擔任何責任。
QA
Q ：目前 HBM 產能瓶頸實質上受限於 ASML EUV 機台供給能力，是否存在其他技術或廠商有機 會打破此一單一供應來源的局面？
A ：關於中國 CXMT 的進展，其技術目前僅能在 DDR4 等較舊世代記憶體產品上取得部分成果， 且據悉蘋果公司對此類舊世代記憶體亦有採購意願，惟此類產品應用範圍侷限於低容量、低效 能需求場域。現階段主流記憶體需求仍集中於 LPDDR5X 、 LPDDR5 與 DDR5 ，分別對應伺服器、 筆電及智慧型手機市場， CXMT 的技術水準與美光等主要廠商仍有明顯落差。美光過去長期扮 演記憶體市場第三大廠角色，在傳統 DRAM 供給穩定性上具重要地位；自 HBM3E 與 HBM4 世 代起，美光亦積極爭取 HBM 市場份額，與 SK 海力士、三星並列三大 HBM 供應商。整體而 言，市場雖持續關注 CXMT 作為潛在替代供應來源的可能性，惟其設備條件仍受限於舊款 EUV 設備與關鍵零組件供應限制，短期內尚難構成實質威脅。
業界實務上並不將 HBF(High Bandwidth Flash) 視為 HBM 的替代方案，主要原因在於 HBF 技術基 礎為 NAND 快閃記憶體，而 NAND 存在兩項結構性限制：其一為寫入耐久度問題，超過一定次 數的寫入循環後，內部單元將出現劣化現象；其二為 NAND 操作高度仰賴 controller 進行管 理， controller 架構本身即帶來延遲與頻寬瓶頸。基於上述限制，業界對 HBF 能否承接 HBM 市 場定位持保留態度，認為其性能特性與 HBM 存在本質差異，短期內難以形成直接替代關係。
Q ：若 HBM 產能受限於 EUV 機台供給，未來是否有可能出現 HBM 與 HBF 結合的混合型產品， 作為替代解方？
A ：此一混合方案的可行性偏低，主因 HBF 本身仍有多項技術問題尚待解決。相較於 HBM 與 HBF 混合路線，客製化 HBM 被視為更具發展潛力的方向，其設計邏輯在於依據不同應用情境 調整容量與頻寬規格，藉此達到成本優化效果。整體而言，市場對 HBF 能否成為次世代 HBM 解方持謹慎甚至偏向負面的看法。
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專家座談會議
Q ：就 face-to-face(F2F) 與 hybrid bonding 技術的導入時程而言，預估最早將於哪一世代 HBM 產 品開始採用？
A ： Hybrid bonding 的實際導入時程預估將落在 HBM6 以後，現階段 SK 海力士與三星在 HBM5E 世代將採用 1D 奈米製程，而 face-to-face 架構所涉及的技術挑戰仍相當龐大，目前尚無明確驗 證數據支撐其量產可行性。整體研判，此一技術路線的成熟時點應落在 0A 、 0B 、 0C 世代之 後，對應時程約為 2029 年至 2030 年之後，惟考量技術複雜度，實際導入時間仍可能進一步遞 延。就目前記憶體廠商態度而言，對 face-to-face 與 hybrid bonding 技術能否如期商轉，普遍持 審慎保留態度，仍需觀察未來一至兩年的技術驗證進展。
Q ： Nvidia 晶片在 HBM 規格由 12 層下修至 8 層之後，實際效能影響幅度為何？
A ：規格下修確實對效能帶來實質影響，整體效能較原先 12 層或 13Gbps 規格設計目標約下修 二至三成。惟就目前 AI 資料中心擴建的實際考量而言，價格因素的重要性已高於效能規格本 身，在總持有成本壓力下，即便效能較原始目標下修二至三成，採用 8 層、 11Gbps 以下規格仍 被視為現階段較合理的折衷選擇，此一方向亦獲得記憶體廠商認同。若客戶要求更高規格，則 須額外負擔對應的成本墊高，此為目前市場的共識立場。
Q ： 3D DRAM 目前面臨哪些主要技術挑戰？預計何時可望邁入商業化量產？特別是在堆疊結構 下的散熱問題應如何解決？
A ： 3D DRAM 量產面臨的核心技術挑戰包括三個面向：其一為 hybrid bonding 製程本身的成熟 度，其二為高深寬比蝕刻 (High Aspect Ratio Etch) 技術的精準度要求，其三為原子層沉積 (ALD) 製 程的穩定性。上述製程環節環環相扣，任一環節未達成熟階段，皆將對整體良率造成明顯影 響。針對散熱議題，近期在封裝材料與 die-to-die 填充材料的改良上已有實質進展，散熱問題 相對而言已非最主要瓶頸；反而製程技術本身的成熟度，才是決定 3D DRAM 能否如期商轉的
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