技術_TCI近場無線互連
定義
TCI（ThruChip Interface）是一種近場無線互連技術，用片上線圈（on-chip coils）產生磁場，以電感耦合讓垂直堆疊的晶片彼此通訊，作為傳統 TSV（矽穿孔）＋微凸塊有線互連的替代路線。學術來源為東京大學黑田忠廣（Tadahiro Kuroda）實驗室（Kota Shiba、Atsutake Kosuge、Mototsugu Hamada 等），是 技術_3D堆疊SRAM 在來源論文中的核心使能技術。
關鍵優勢：線圈可用標準 CMOS 製程製作，省去 TSV 額外製程步驟，並可免除 ESD 保護電路、keep-out zone（KOZ）與 level shifter，因此成本較低、良率潛在較高。
圖解
圖說：TSV vs TCI 對照——TSV 為機械式、需額外製程步驟、外加成本 > 40%、需專屬區域（KOZ）、速度 < 256 GB/s、需 ESD 保護、功耗高；TCI 為電氣（數位）式、標準 CMOS、外加成本僅數 %、擺放不受限、速度 > 512 GB/s、免 ESD、功耗低、良率近 100%。
技術原理
TCI 以片上線圈產生磁場，透過堆疊晶片進行感應式通訊。由於線圈以標準 CMOS 製程製作，避免了 TSV 所需的矽穿孔製程；從製造角度看意味較低成本與潛在較高良率，從架構角度看則代表 3D 堆疊不必完全依賴昂貴複雜的垂直金屬導孔。
TSV vs TCI 對照
| 項目 | TSV | TCI |
|---|---|---|
| 方法 | 機械式 | 電氣（數位）式 |
| 晶圓製程 | 需額外步驟 | 標準 CMOS |
| 封裝製程 | 涉及 OSAT | 傳統封裝 |
| 微縮 | 困難 | 容易 |
| 良率 | 低、難改善 | 高（~100%） |
| 生態系 | 需新模型 | 沿用既有模型 |
| 外加成本 | > 40% | 數 % |
| 擺放 | 需專屬區域（KOZ） | 不受限 |
| 速度 | < 256 GB/s | > 512 GB/s |
| ESD 保護 | 需要 | 免 |
| 功耗 | 高 | 低 |
從 Multi-Drop 到 Multi-Hop：頻寬密度之戰
圖說：多跳（multi-hop）TCI 通道排列——(a) 記憶體系統側視圖、(b) 線圈陣列俯視圖；資料逐層傳遞，使 3D 堆疊記憶體成為「垂直通訊網路」。
- Multi-drop（早期）：一個發射器同時對多個接收器送資料。優點是功耗不隨堆疊層數暴增；缺點是層數增加時線圈尺寸須加大，單位面積頻寬下降，面積效率隨層數呈二次（quadratic）衰減。
- Multi-hop（研究轉向）：改為逐層傳遞資料，可使用 10µm 級超小線圈，同時改善面積效率與頻寬。3D 堆疊記憶體不再是單純垂直連線，而是一個垂直通訊網路。
趨勢延伸：未來晶片競爭不只在單晶粒設計，而在 die-to-die、chiplet-to-chiplet、memory-to-logic 的拓撲；誰能以最小面積、最低功耗提供最高有效頻寬，誰就在 AI 推論架構取得結構性優勢。
高密度無線互連的新挑戰：串擾（Crosstalk）
當大量線圈同時運作，某通道產生的磁場會干擾鄰近通道，在接收端形成雜訊；被干擾通道稱 victim、干擾源稱 aggressor。要提高頻寬就得在有限面積塞入更多通道，但通道愈密、串擾愈嚴重，形成頻寬、面積效率、訊號完整性三方權衡。
結構化抑制：Shorted Coil + 8-Shaped Coil
圖說：串擾抑制模擬——結合 8-shaped coil 與 shorted coil（150Ω）後，在相同 ISR 條件下線圈節距（pitch）可由 80µm 縮到 40µm，達「50% 更密、面積效率改善 300%（≈4x）」。
- Shorted coil（短路線圈）：將未使用的發射線圈以低電阻短路；當磁場通過時產生渦電流，衰減干擾磁場。無需額外金屬層、大幅改 floorplan 或增加製程成本。主要抑制同心排列線圈的串擾。
- 8-shaped coil（8 字形線圈）：由兩個反向繞製的矩形線圈組成，利用差動磁場通訊，可抵消鄰近線圈的共模干擾。主要抑制橫向相鄰通道的串擾。
- 合併效果：相同 ISR 條件下，coil pitch 由 80µm → 40µm，面積效率提升約 4 倍——直接解決高密度 3D SRAM 互連的可擴展性問題。
量化效益：堆疊記憶體互連對照
圖說：記憶體堆疊互連對照——DRAM 堆疊以 TCI/HDSV 取代 TSV，5 層下節距由 55µm 縮到 8µm、總高由 ~275µm 降到 ~40µm、IO 能耗/bit < 1/10x、面積頻寬由 ~200 Gb/s/mm² 提升到 ~860 Gb/s/mm²；NAND 堆疊以 TCI/HDSV 取代打線（wire bond）則 IO 能耗/bit < 1/400x。
SemiVision 觀點
TCI 的重點不在「立即取代 TSV」，而是指出一個更大方向：未來先進封裝與 3D 整合不會走單一路線，多種互連技術會依功耗、頻寬、成本、良率、可靠度與應用需求並存。TCI 也反映後摩爾時代的系統整合邏輯——當電晶體微縮放緩，AI 晶片效能提升將更依賴封裝、互連、記憶體階層與資料流設計。
關鍵廠商 / 來源角色
| 環節 | 角色 |
|---|---|
| 學術來源 | 東京大學 黑田忠廣（Kuroda）實驗室——TCI 原理與 multi-hop / 串擾抑制研究 |
| 應用對象 | 技術_3D堆疊SRAM（近運算低延遲記憶體）、堆疊 DRAM／NAND |
| 對照技術 | 技術_TSV（傳統垂直互連）、技術_SoIC（混合鍵合） |
相關技術
- 技術_3D堆疊SRAM（TCI 的主要應用場景）
- 技術_TSV（被替代／互補的傳統垂直互連）
- 技術_SoIC（混合鍵合 3D 堆疊平台）
來源
- 產業_SEMIVISION_3D堆疊SRAM_20260520，SemiVision Research，2026-05-20（capture）
- 東京大學 Kuroda 實驗室 ThruChip Interface 相關論文