內容備註

本 memo 為同事（kevin）整理之 Google TPU v6-v10 技術路線圖與供應鏈總覽（channel check／同事研究筆記等級，非一手券商報告）。世代規格與供應鏈分工與庫內供應鏈_GoogleTPU 已有內容高度一致；本次僅擷取頁面尚未記錄的觀點（TCO 護城河框架、記憶體 HBM4 base die 代工趨勢）補入該頁，見供應鏈_GoogleTPU「觀察重點」。

TPU supply chain

Google TPU (v8 / v9 / v10) 技術路線圖與供應鏈 MEMO

針對 Google 自研 AI 加速器（TPU）從近期到中長期的演進規劃，產業情報重點聚焦於 TPU v8、v9、v10 的架構轉向、先進製程/封裝節點導入、光互連（OCS/CPO）整合，以及背後的關鍵供應鏈版圖。

結論與市場觀察

軟硬整合的 TCO 護城河： 透過 JAX、XLA 編譯器與 TensorFlow 軟體堆疊的深度綁定，Google TPU 在 Gemini 等自家超大模型的每瓦效能（Token per Watt）與每美元成本（Token per Dollar）維持對通用 GPU 約 30%–50% 的成本優勢。
產能爭奪焦點位移： 未來 2–3 年限制 TPU 出貨速度的瓶頸，已從傳統晶圓晶片產能，完全轉移至 台積電 CoWoS-L / SoIC 先進封裝產能分配 以及 HBM4 客製代工介面良率。
機櫃級價值分配提高： 隨著 TPU 進入百千瓦（100kW+）機櫃架構，單純的主機板組裝價值佔比下降，掌握水冷流道整合、自動盲插接頭（Quick Disconnect）、高速背板訊號完整性技術的系統組裝廠，具備更高的單機櫃價值與議價空間。

核心世代演進與技術規格路線圖

Google 正在加速 TPU 迭代節奏，維持「兩年一大代、期間穿插成本/效能優化版（如 e/p 系列）」的步調，並逐步在超大規模叢集上擺脫對通用 GPU 的單一依賴。 | 世代代號 | 預估量產時程 | 製程節點 | 封裝技術 | 記憶體架構 (HBM) | 互連與拓撲技術 | | --- | --- | --- | --- | --- | --- | | TPU v6 (Trillium) | 2024–2025 | 台積電 4nm | 2.5D CoWoS | HBM3 (32GB) | 光電路交換 (OCS) + 升級版 ICI | | TPU v7 (Ironwood) | 2025H2–2026 | 台積電 3nm (N3P) | CoWoS-L | HBM3e (48–64GB) | 224G SerDes、大規模 OCS 網狀拓撲 | | TPU v8 (Cypress 等) | 2026H2–2027 | 台積電 2nm (N2/N2P) | 3D SoIC + CoWoS | HBM4 (48–96GB, 2048-bit) | 次世代光電混合互連、全面導入液冷 | | TPU v9 / v10 | 2028 及以後 | 台積電 A16 / A14 | 晶圓級/先進 3D 異質整合 | HBM4e / 客製低延遲記憶體 | CPO (共同封裝光學) + OCS 3.0 |

架構升級四大關鍵特徵

1. 晶圓製程與先進封裝（Chiplet + 3D Stacking）

光罩限制突破： 自 v7/v8 起，單一 ASIC 運算核心與 I/O 晶片面積已逼近光罩極限（Reticle Limit）。Google 全面推進 Chiplet 模組化設計，將運算核心（Compute Die）與 I/O/記憶體介面晶片分離。
封裝世代跨越： 從 v6 的 CoWoS-S 轉向 v7/v8 的 CoWoS-L 與 3D SoIC。v8 預計導入垂直堆疊技術（3D SoIC），將運算單元與快取/邏輯底層立體鍵合，大幅縮短互連延遲並降低傳輸功耗。

2. HBM4 規格躍遷與客製 Logic Base Die

頻寬翻倍： v8 開始全面切入 HBM4，介面匯流排寬度自傳統的 1024-bit 擴展至 2048-bit，有效緩解大規模 MoE（Mixture of Experts）模型參數吞吐的 Memory Wall 瓶頸。
代工結構改變： HBM4 底部控制晶片（Base Die）從過往記憶體廠自製轉為採用台積電先進邏輯製程（N5/N3），促使記憶體原廠（SK海力士、美光、三星）必須與台積電形成更緊密的三角代工同盟。

3. 光學互連與 Scale-Out 拓撲架構

獨門武器 OCS（Optical Circuit Switch）： Google 是唯一在資料中心大規模量產全光交換機的 CSP。TPU v8/v9 將進一步擴展 3D-Torus 全光網路拓撲，支援動態拓撲重組以隔離故障節點。
CPO / LPO 導入路徑： 隨著單埠傳輸速率跨越 224G 邁向 448G，傳統銅纜背板與可插拔光模組的功耗難以負荷。v8 預期加深線性驅動（LPO）應用，而 v9/v10 則鎖定 CPO（Co-Packaged Optics） 技術，將光引擎直接封裝於 ASIC 基板周圍。

4. 系統級功耗（Power Delivery）與散熱革命

單晶片 TDP 在 v8 世代預計突破 1000W–1200W，整機櫃（Rack-scale）運算功耗將直逼 100kW–150kW。
v7 起全面淘汰氣冷，標準部署完全轉向 直接晶片液冷（DLC, Direct Liquid Cooling），機房基礎設施同步升級冷卻液分配單元（CDU）與微通道水冷板（Cold Plate）。

供應鏈生態系分工圖譜

[ASIC 規格定義] Google
       │
       ▼
[設計服務 / SerDes IP] Broadcom (AVGO) ── (部分次要專案: 聯發科積極爭取)
       │
       ▼
[晶圓製造 & 先進封裝] 台積電 (TSMC: N3/N2/A16, CoWoS-L, SoIC)
       │
 ┌─────┴─────────────────────────┐
 ▼                               ▼
[高頻寬記憶體]                  [後段測試 (OSAT)]
SK海力士 / 美光 / 三星          日月光投控 (ASE) / 京元電 (KYEC)
       │                               │
       └──────────────┬────────────────┘
                      ▼
[光通訊 / OCS 零組件] 中際旭創 / Coherent / Fabrinet
[電源 / 水冷模組]     台達電 / 奇鋐 / 雙鴻 / Vertiv
[整機系統與機櫃整合]  廣達 (Quanta Cloud Technology) / 鴻海 (Foxconn/Ingrasys)

關鍵業者角色解析

ASIC 設計夥伴 —— Broadcom（博通）： Google 高階旗艦 TPU 的核心合作夥伴。博通負責客製化實體設計、提供業界頂尖的 112G/224G/448G SerDes IP，並主導在台積電端的先進封裝供應鏈管理。博通在此專案維持極高的營收能見度與毛利結構。
晶圓代工與先進封裝 —— 台積電（TSMC）： 獨家承接前段晶圓製造（N3P、N2、A16）及後段 CoWoS-L / SoIC 封裝。Google 為台積電 CoWoS 產能僅次於 Nvidia 的核心大客戶。
高頻寬記憶體 —— SK 海力士（主力）與美光： SK 海力士在 HBM3 / HBM3e 仍居龍頭供應地位；美光與三星積極切入 v7/v8 驗證，以分散供應鏈過度集中的風險。
機櫃與系統代工（ODM） —— 廣達（Quanta）與鴻海（Foxconn）： 廣達（雲達 QCT）長期以來是 Google 自研伺服器與 TPU 機櫃的主要組裝夥伴；鴻海則在高密度伺服器模組、背板組裝與水冷系統整合領域擴大滲透份額。
散熱與電源架構 —— 奇鋐、雙鴻、台達電： 奇鋐與雙鴻主導客製水冷板模組開發；台達電主供機櫃級高壓直流（HVDC）電源系統與高效整流單元。

memo_TPU供應鏈_20260929