CCL downgrade

RUMOR CPO 對 PCB 供應鏈的影響：
i 目前主機板為了跑 224G SerDes 高頻訊號，必須使用 M8、M9 等級的超低損耗 CCL。但如果訊號在主晶片端直接轉換為光訊號送出，主機板上只剩下 PCIe Gen 5（32Gbps）等低速控制訊號，CCL 等級降至 M4 即可滿足需求。
ii 未來當 SerDes 推進至 448G 時，走銅線在 PCB 上傳輸距離可能連 5 到 10 公分都跑不到，勢必得全面改走光（CPO/CPC），隱含傳統靠主機板 CCL 規格升級帶動 ASP 的邏輯將面臨結構性改變。

【Memo：CPO 利空澄清與高階 CCL 展望】

一、 事件背景與市場疑慮（What's New?） - 股價異動：2026 年 9 月 17 日台股大盤上漲 0.8%，但 CCL 雙雄股價大幅重挫——台光電重挫 7.7%、台燿下跌 6.7%。 - 市場核心擔憂： - 市場擔憂共同封裝光學（CPO, Co-packaged optics）技術的加速推進，將直接削弱高階 CCL 的需求。 - 邏輯推論：若將光引擎（Optical Engine）直接與 ASIC 共同封裝在基板（Package Substrate）上，將大幅縮短高速電氣訊號在印刷電路板（PCB）上的走線距離，市場因而擔心這將降低伺服器對超低介電常數/超低損耗（Ultra-low Dk/Df）高頻高速 CCL 的用量與規格需求。 二、 （Key Takeaways & Analysis） 1. CPO 是「長期潛在風險」，而非「短期迫切的需求中斷」 - 大摩認同更廣泛的 CPO 普及長期而言可能對高階 CCL 用量構成潛在威脅，但在 2026 至 2028 年期間，高階 CCL 的需求展望風險非常有限。 - 2028 年之前，AI 系統中對 CCL 需求出現全面性縮減的機率偏低。 2. CPO 技術在 Scale-up 架構中仍面臨 5 大實務挑戰 - CPO 的爭論並非新議題，尤其在擴展架構（Scale-up architectures）中，CPO 的實際量產與導入仍需克服諸多顯著阻礙： 1. 成本高昂（Cost）：初期整合與光電晶片封裝成本依然昂貴。 2. 製造良率（Manufacturing yield）：多晶片封裝複雜度高，生產良率有待提升。 3. 可靠度疑慮（Reliability）：在嚴苛運算環境下的長期運行穩定度尚待驗證。 4. 可維護性／可抽換性（Serviceability）：光引擎一旦故障，可能導致整個封裝模組報廢，維修難度高。 5. 散熱與熱管理（Thermal management）：光學元件對溫度敏感，與高功耗運算 ASIC 封裝在一起面臨嚴重的散熱瓶頸。 3. 高階 CCL 供需吃緊態勢不變，獲利預測無虞 - 短期內 CPO 對 CCL 實際需求的衝擊極小，亦不影響大摩對台光電與台燿的獲利預估。 - 大摩重申高階 CCL 供需持續吃緊（Supply-tightness）的核心論點，且正向的基本面架構維持不變。 三、 投資建議與評等 - 操作策略：大摩認為市場因 CPO 疑慮引發的 CCL 族群股價回檔，應視為潛在的逢低加碼（Accumulate）機會。 - 相關個股評等： - 台光電（EMC, 2383.TW）：評等為 加碼（Overweight）。 - 台燿（TUC, 6274.TWO）：評等為 加碼（Overweight）。