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活動_補丁科7947_珩石法說筆記_Charles_20261012

更新 2026-10-19

補丁科

總結 - 1H26 營收 10.88 億元 (YoY +246%),已超過 2025 年全年 8.23 億元;毛利率 67% (較 2025 年 +21pp);淨利 5.64 億元,EPS 9.35 元。3Q26 營收 QoQ +43%,獲利將再向上。 - AI pieces 營收佔比由 2023 年 0% 升至 1H26 40%,目前全為 NRE。2027 年起客戶陸續量產,收入轉為 royalty 或 turnkey,2028-2029 年多個客戶量產,預估 2-3 年內營收結構將重大轉變。 - HiBaLL 以 hybrid bonding 將 DRAM 直接疊在 SoC 上,鎖定 AI 推論,延遲 <15-20ns (HBM >40ns)。HiBaLL-M 每 stack 頻寬 >2TB/s,HiBaLL-S >30TB/s。目前 4 層堆疊,客戶 roadmap 朝 8 層。 - 南科持股約 35%,為最大股東。前三大 DRAM 廠不願投入客製化,AI 推論專案須結合客戶資本 (一案約 1 億美元)、台積電邏輯製程、南科 DRAM 製程。2027 年量產先用南科現有產能,量放大後用新廠。 - royalty 為純利但金額不大。turnkey 營收可達目前數倍,但毛利率將被稀釋,與客戶議定 win-win 毛利率。不論何種模式皆以 wafer 計價。 法說內容 - 公司概況 - 2006 年成立,總部新竹,員工 90 人以上,實收資本額 6.04 億元。定位為 Fabless DRAM Design & IP 公司,研發 70 人以上,65% 以上具碩士以上學歷。北美採直銷,日本、韓國、東南亞、中國、歐洲設代理商。 - 董事長丁達剛兼技術長,曾任南科資深副總,帶領團隊與美光合作。核心設計團隊合作逾 20 年。 - 南科 2010 年起投資,2017 年結束股權關係後維持合作。因應 AI 客製化記憶體需求深化策略合作,南科再度投資,目前持股約 35%,為最大股東。 - 沿革與技術起源 - 2014 年 Intel 為高效能 PC 尋找 last level cache 方案 (需 SRAM 等級的頻寬、延遲),選擇與公司合作,HBLL-RAM 計畫同年通過經濟部 A+ 計畫。 - 2016 年 first cut 成功,4Gb 容量,頻寬 144GB/s,延遲 17.2ns (HBM2 及後續世代 40-50ns)。2017 年於 ISSCC 發表,共同作者為 Intel、工研院。 - 多個 AI 客戶已簽 SOW,處於不同合作階段。 - Memory wall - 1996 年以來 CPU/GPU 效能每兩年 3 倍,DRAM 頻寬每兩年 1.6 倍,形成 memory wall,運算大量 cycle 在等待資料。公司定位為 AI 記憶體方案供應商,縮小此差距。 - 3D stacked near memory - HBM 以 2.5D (CoWoS) 與 GPU 並排,bus 長,存取時間長,功耗高。公司以 3D stacking 將 DRAM 以 hybrid bonding 疊在 GPU/CPU 上,降低延遲、功耗。 - hybrid bond pitch 較 HBM micro bump 小一個數量級以上,IO 數大增,頻寬為 IO 數乘頻率。 - 推論應用定位 - Training 仍以 HBM 為主,因 HBM 容量遠大於 SRAM,且 training 對延遲容忍度高。 - 推論則延遲關鍵,部分推論晶片商 (含 NVIDIA 併入者) 不採 HBM,改用 SRAM,即為解決延遲。客戶實測同模型下,自有 ASIC 加 SRAM 回覆遠快於 GPU 加 HBM。 - SRAM 容量無法支撐未來數百萬同時用戶。3D stacked DRAM 容量遠高於 SRAM,頻寬、延遲、能效接近 SRAM,整體效能優於 HBM,為 AI 推論最佳方案。 - 競爭優勢 - 核心團隊平均資歷 20 年以上,多次 first cut to production。ISSCC 發表的架構持續研發,可依客戶需求客製化,並熟悉各種 DRAM 介面標準。 - 二十多年前即替 Seagate 做 KGD,應為全球首批做 KGD 的團隊。單層 wafer 良率 80% 時,未經處理的 4 層堆疊良率僅 41%,8 層僅 17%,無法量產。公司以修補架構、DFT/DFR/DFM 設計與完整測試流程確保堆疊後品質。 - 高頻寬架構須突破 DRAM array 既有框架 (一般設計凍結後即不再變動),須與南科深度技術合作,非一般客戶關係可提供。 - 過去 DRAM 依 JEDEC 標準設計,買方要多源供應。AI 客戶走客製化,公司從介面定義、規格制定即與客戶共同開發,設計範圍延伸至客戶 processor 端。 - 3D WoW 生態系 - 中國、華邦、聯電、南科等皆有 3D WoW、hybrid bonding 技術,設備買齊即可做。差異在客戶須具備三項條件:足夠資本 (一個專案約 1 億美元)、最先進邏輯製程 (台積電)、DRAM 製程 (南科)。 - 三星、SK 海力士、美光製程較南科先進,但標準品獲利如印鈔票,客製化機會成本高,不願大量投入 AI 推論利基市場。中國受限多,台灣即為南科,大客戶因南科 roadmap 願與其合作。 - 公司將部分 DRAM 電路以邏輯製程實現,與客戶共同設計邏輯端,原因有二。一為 near memory 效能須與客戶介面緊密整合。二為測試,設計可於 hybrid bonding 前測試,bonding 後 (WoW 製程可能產生新失效) 仍可測試、修補,使客戶達量產良率,並可於系統層級測試、回收異常樣本。 - 不求單一客戶,而是站在多位巨人肩膀上,一兩三個客戶成功影響即巨大。AI 客戶多已有 CSP 大廠訂單,在其底下開發,產品驗證成功即有業務。 - 產品線 - AI pieces 為 2024-2025 年起的重心,研發量能全數集中於此。DRAM pieces 為過去二十年累積產品,仍持續量產出貨。 - 2017 年 ISSCC 的 HBLL-RAM 為 2D 低成本方案,客戶以 ASIC 搭配 2 顆 HBLL-RAM。在此基礎上發展 HiBaLL-M、HiBaLL-S 兩系列,依客戶規格擇一設計。 - HiBaLL-M:多層 DRAM 以 TSV、hybrid bonding 堆疊,再與 SoC 3D 堆疊。單層約 16Gb,每 stack 頻寬 >2TB/s (與 HBM4 相當或更高),延遲 <20ns,能耗約 0.5pJ/bit (HBM 2-3pJ/bit)。目前 4 層,朝 8 層發展。 - HiBaLL-S:單層 DRAM 與 SoC 3D 整合,頻寬 >30TB/s,延遲 <15ns,能耗約 0.2pJ/bit,同面積頻寬 10 倍以上。有客戶要求 petabyte 級規格。 - 應用 - Cloud inference 須服務數百萬同時用戶,SRAM 容量不足,HBM 延遲無法接受,公司方案為下一代推論服務需求準備。 - Edge inference 客戶已開始洽談。edge 晚於 cloud 是需求先後,非技術問題。AR 等應用需高頻寬且重成本,客戶找公司做客製化方案。 - HBM 仍為主流,可提供極大頻寬。公司方案超越 HBM,但目前以推論為主。 - DRAM pieces - KGD DRAM 佔 DRAM pieces 50% 以上,有時近 60%,供 SoC 廠做 SiP 客製化。標準 DRAM 供系統廠,discrete 支援工業、車用,pSRAM 用於 AIoT。 - DRAM pieces 以維持現有業務為主,不會投入太多。 - 生產夥伴 - Fab 為南科。封測為福懋科、晶兆成,RDL 為瑞峰半導體 (供 SiP 客戶)。 - 邏輯晶圓由客戶直接向台積電下單,系統完成後的封測由客戶自選 (如日月光)。 - 經營實績 - 2025 年營收 8.23 億元 (YoY +95%);毛利率 46% (YoY +19pp);淨利 2.05 億元,EPS 3.40 元。2023-2024 年虧損。 - 1H26 營收 10.88 億元 (YoY +246%);毛利率 67%;淨利 5.64 億元,EPS 9.35 元。EPS 依目前股本 60,363 張追溯調整。 - 2Q26 營收 5.87 億元 (QoQ +17%、YoY +237%),AI 2.25 億元,DRAM 3.62 億元。3Q26 營收 QoQ +43%,獲利將再向上。 - AI pieces 佔營收比重 2023 年 0%、2024 年 4%、2025 年 34%、1H26 40%,目前全為 NRE。 - 展望 - 2027 年客戶有機會量產,開始收 royalty。2028-2029 年客戶 turnkey 方案發酵,AI 佔比提升,2-3 年內營收結構將重大轉變。 - 三大策略:AI 記憶體研發 (高頻寬、低延遲、低功耗、3D 堆疊,配合 DRAM 與邏輯廠 roadmap,加強專利佈局)、擴大設計服務 (招募人力,強化 IP 建置與驗證流程,與後段供應商確保 turnkey 產能,並降低成本)、深化客戶技術連結 (配合客戶流程、EDA 工具彈性調整)。 Q&A - 客製化趨勢下記憶體通用性降低,價格是否趨於穩定? - 南科 2020 年左右即決定走客製化,主流市場波動非其規模可承受,客製化後客戶鎖定,關係長期穩定。公司挑選優質、可長期合作的客戶以降低波動。 - 客戶目前不接受通用化產品,須性能超越 HBM 且價格不高於 HBM。edge 應用規格收斂後才可能通用化。 - 華邦主軸為 CUBE 標準化 (die size、chiplet 介面),客戶選南科體系是因製程、設計皆能客製匹配。南科產能也是挑戰。 - 處理器散熱已是問題,WoW 堆疊更多層在一定功率以上是否無法實現? - 低功耗是客戶與公司討論重點,功耗約 HBM 的 1/4 以下。 - 目前 4 層,客戶 roadmap 到 8 層。以目前方案加客戶算力,幾個客戶系統均未出現散熱問題,散熱目前非瓶頸。 - 第一輪堆疊以 4 層或 8 層為主?4 層、8 層良率? - 目前 4 層,客戶 roadmap 往 8 層,受堆疊製程成熟度與成本限制,非客戶需求限制。 - 堆疊良率取決於單層 wafer 良率與設計修補能力,各客戶系統 tolerance 不同。8 層設計須依層數優化,用在 4 層會有面積、測試 overhead。 - 客戶良率目標是否合理? - 客戶目標 95%,但南科、三星、SK 海力士單層良率都不到 95%。至少 80% 以上有機會,已有初步數據。 - 2027-2028 年 AI 營收佔比看法? - 2027 年尚未估完。2027 年有客戶有機會量產,2028-2029 年多個客戶量產,佔比上升。 - DRAM 層間是否也用 hybrid bonding?是否提供 2.5D 方案? - DRAM 層間以 TSV 加 hybrid bonding 堆疊,以 3D 為佳。與 SoC 如何整合依客戶系統需求。 - NVIDIA 未來 GPU 規劃上疊 SRAM,若實現,公司方案是否仍有必要? - HBM4E 之後也在考慮 3D 堆疊。SK 海力士、美光的 HBM base die 主要做 DRAM 控制與測試,無 processing。NVIDIA 也在與其討論整合 processor 做 3D,但時程較公司慢。 - NVIDIA processor 偏 general purpose,對手要贏須在 inference。CSP 大廠也希望 multiple source。SK 海力士、三星可能與 NVIDIA 配合,但以 inference 為主或想與 NVIDIA 競爭的客戶,公司與南科是好的方案。 - AI 營收目前是否 100% 為 NRE?2027 年 royalty、turnkey 比例?客戶如何取捨? - 2027 年部分客戶可能採 turnkey,但時點可能較晚。 - 取捨取決於客戶 core competence,後段管理、外包資源不足選 turnkey,自身有能力選 royalty。 - royalty、turnkey 利潤率區間? - royalty 為純利,但金額不大。 - turnkey 目前選量大的客戶,所需產能未必南科能 100% 支應。turnkey 起來後營收為目前數倍,但毛利率將被稀釋,與客戶以 win-win 毛利率議定。發酵較晚,要 2-3 年。 - 與 HBM 報價、性價比比較? - 不論 turnkey 或 royalty 皆以 wafer 計價,賣整片 wafer 而非單顆,難直接比價。stack 良率有問題時協助客戶處理。 - HBM 貴的原因之一是挑 KGD 一顆顆堆疊測試。同面積頻寬為 HBM 10 倍以上,但 HBM 為多片堆疊。 - 與愛普 (力積電 WoW) 技術路線差異? - 愛普與力積電合作,公司與南科合作。南科製程較力積電先進許多,roadmap、資本支出積極。力積電未來產品不明,製程成熟度不足,部分大客戶無法與其合作。 - 公司 DRAM 架構具優勢。2024 年左右愛普 bonding 前無法測試,給客戶的是 IP 而非整合設計,難達 server 等級品質,公司測試策略不同。客戶群亦不同,公司客戶名單與潛力較佳。 - turnkey 下 wafer 產能如何確保?量產時 allocation 何時確定? - 商業關係在公司與客戶之間,公司須替客戶 secure capacity 並談價格,三方共同討論。專案開始前先與南科談一輪,確認客戶未來需求可被接受才啟動。每年仍做 forecast,新廠建設前、量產時再確認。 - allocation 依產品提前半年至一年以上,大客戶產能規劃至少提前半年。擴產時確認可提供數量 (例:1 萬或 5 千片),無法立即提供則說明一兩年後先給多少。 - 2027 年量產專案使用南科現有產能或 5A 新廠? - 2027 年量產產品已在排產,目前用現有產能。南科 4Q26 有新產能開出,新廠 2H27 也可能使用,2027 年量放大後將用到新廠。 - 合約負債是否多為 NRE? - 部分客戶預付大量款項,列為合約負債,確保合作不中斷。NRE 收款依合約約定,財報依 SOW 所需時間、投入人力成本專業判斷認列,兩者不同。 - 人力是否充足?2027-2028 年人力規劃? - 人力是目前重大問題。過去只做 DRAM 設計,現在還要做邏輯電路、類比、custom cell 設計,工具也不同,須加速擴充。 - 專案先嘗試調配人力,排程可配合才接,先與客戶確認 spec,待人力到位再啟動。前期階段人力需求最大,專案進入後期人力會釋出。積極招募非因資金不足。